Contribution au développement d'une technologie d'intégration tridimensionnelle pour les capteurs d'images CMOS à pixels actifs Coudrain, Perceval 2009-10-22 Institut Supérieur de l'Aéronautique et de l'Espace

Directeur(s) de thèse:  Magnan, Pierre; Gagnard, Xavier Laboratoire :  Département Electronique, Optronique et Signal (DEOS) Ecole doctorale :  Génie Electrique, Electronique et Télécommunications (GEET) Classification : Sciences de l'ingénieur

Accès :  Texte intégral Mots-clés : Microélectronique, Capteurs d'images CMOS, Intégration 3D, Transistors MOS, SOI (Silicon-on_Insulator), Bruit basse fréquence Résumé : Durant la dernière décennie, le marché des capteurs d’images électroniques a connu un essor considérable, appuyé par la démocratisation des applications nomades. Si le domaine a longtemps été dominé par les dispositifs CCD, les capteurs APS (Active Pixel Sensors) se sont depuis largement imposés, aidés par la pénétration des technologies CMOS. Une miniaturisation soutenue de la taille des pixels a conduit à des résolutions d’images élevées, mais a fait émerger des limitations sur les performances électro-optiques. Si celles-ci ont pu être partiellement compensées par des adaptations de la technologie, la perspective de pixels sub-microniques nécessite en revanche l’introduction d’architectures innovantes. Un pixel tridimensionnel est ici étudié, permettant de dissocier verticalement les fonctions de photo-détection et de lecture sur deux niveaux actifs. En plus de tirer les bénéfices d’une illumination par la face arrière, cette configuration permet une large augmentation de la surface photosensible et de la charge à saturation. Malgré l’engouement rencontré ces dernières années pour les technologies tridimensionnelles, la réalisation d’un pixel CMOS fortement miniaturisé (<2 µm) en 3D révèle une difficulté majeure, liée au micro-dimensionnement des interconnexions 3D entre les deux niveaux de circuit, incompatible avec les performances d’alignement lors du collage de circuits. Une construction séquentielle est ici proposée pour contrecarrer cette limitation. Les briques technologiques associées dans cette approche sont étudiées à partir de pixels de 1.4 µm : transfert de couche SOI sur circuit par collage moléculaire, fabrication de transistors FDSOI à faible budget thermique (<700°C), gravure de contacts à fort facteur de forme. Les performances en bruit basse fréquence sont comparées à celles de technologies planaires sur la base de mesures de transistors élémentaires. Plusieurs solutions technologiques alternatives sont finalement investiguées. Résumé (anglais) : Over the last ten years, we have witnessed a remarkable expansion of the image sensors market, due partly to the vulgarisation of nomadic applications. While the sector was once characterized by its use of CCD devices, APS (Active Pixel Sensors) strategies have now taken the lead. This latter approach is further bolstered by the penetration of CMOS technology. Although the steady miniaturization of pixel size has led to high resolution images, these successful efforts have also revealed some limitations on the electro-optical performances. These restrictions have been partially curtailed by adaptations in the technology. However, from the perspective of sub-micron pitch pixels, these obstacles require an introduction of innovative architecture to be properly tackled. Thus, a three-dimensional pixel is studied herein. The study of a three dimensional pixel will allow for the vertical dissociation of the photo-detection and readout functions on two active levels. Above obtaining benefits on the quantum efficiency (QE) from a back-side illumination, this configuration will also allow for larger augmentation on both the photosensitive area and the full well capacity. Despite the recent trend for three-dimensional technology, the realization of an extremely miniaturized pixel in 3D remains difficult due to the micro-scaling of the 3D interconnections between the two levels of circuit. The alignment precision required between these two levels transcends the overlay capabilities carried out whilst bonding independently processed circuits. A sequential presentation is thus proposed to delve into how the overcoming of this constraint can be envisaged. The technological methods associated with this approach are therefore studied on 1.4 µm pitch pixels: the transfer of an SOI layer over a circuit with a direct bonding and etch-back approach, the low thermal budget processing of FDSOI transistors (<700°C) and the etching of high aspect ratio contacts. Moreover, the low frequency noise performances of these devices are compared to the ones of existing pixel technologies. Finally, several alternative technological solutions are explored. Langue : Français

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